数字电子钟介绍
数字钟的介绍？
数字钟的介绍？
尝试回答。
数字时钟采用的是液晶7段码显示。秒数两个字左边的显示范围为0-5，右边为0-9.
把每个码用一个2进制数来代替，1代表有，0代表无。如0可以写成1110111（自定顺序）。
先看右边，0-9去掉其中的一笔，只有下横（个位）和右下竖（十位）符合条件，进而推断出去掉2笔只有去掉下横和右下竖可以。
再看左边，0-5，由于二进制至少要3位数才能表示6个数（2位数能表示到0-3），所以大致确定去掉4笔可行。用前三笔验证，通过（2进制码的前三位互不相等）。去掉两个字的6个比划，每一秒
都可以判断出准确时间。
若要求经过不大于61秒可判断时间，左边右边各留1位，由闪烁规律判断秒数。
结论
：最多去掉12划，经过不大于61秒，仍可判断准确时间。（e.g.左右都留左下竖）图为excel算术过程。
hg2939虹光电子钟说明书？
hg2939虹光电子钟是一种利用数字电路来显示秒、分、时的计时装置，与传统的机械钟相比，它具有走时准确、显 示直观、无机械传动装置等优点，因而得到广泛应用。随着人们生活环境的不断改善和美化，在许多场合可以看到数字电子钟。电子钟亦称数显钟（数字显示钟），是一种用数字电路技术实现时、分、秒计时的装置，与机械时钟相比，直观性为其主要显著特点，且因非机械驱动，具有更长的使用寿命，相较石英钟的石英机芯驱动，更具准确性。
数字电子时钟？
设计原理 计数时钟由模为60的秒计数器模块、模为60的分计数模块、模为24的小时计数器模块、指示灯与报警器的模块、分/小时设定模块及输出显示模块等组成。秒计数器模块的进位输出为分计数器模块的进位输入，分计数器模块的进位输出为小时计数器模块的进位输入。其中秒计数器模块中应有分钟的设定，分计数器模块中应有小时的设定。 内容 设计一个计数时钟，使其具有24小时计数功能。通过“多功能复用按键F1-F12”信号接线组“F1_12(T)”的F9~F12的任意引线插孔可设置小时和分钟的值，并具有整点报时的功能。 电路原理图 模块说明：计数时钟由60秒计数器模块XSECOND、60分计数器模块XMINUTE、24小时计数器模块XHOUR等六个模块构成。秒计数器模块的进位输出为分计数器模块的进位输入，分计数器模块中有小时的设定。通过SW1、SW2、SW3、SW4可设定小时和分钟的值，并具有整点报时的功能。 输入信号：SETMIN为分钟设置信号；SETHOUR为小时设置信号；RESET为全局复位信号；CLK为全局时钟信号；CKDSP为数码管动态扫描信号。 输出信号：SPEAK为蜂鸣器报时信号；LAMP[2..0]为指示灯信号；A~G为数码管七个段位信号；SS[2..0]为数码管段位译码控制信号。 说明与电路连线 指示灯信号LAMP2~LAMP0为独立扩展下载板上CPLD器件的第11、10、9脚，内部已连接并已锁定，无需外接连线。 蜂鸣器报时信号SPEAK为独立扩展下载板CPLD器件的第31脚，内部已连接并已锁定，无需外接连线。 拨码开关SW1~SW7内部已连接并已锁定，无需外接连线。 数码管七个段位信号A~G为独立扩展下载板上CPLD器件的第86、87、88、89、90、92、93脚，应接数码管段位引线接线组KPL_AH，从左到右依次对应的A、B、C、D、E、F、G引线插孔。 数码管段位译码控制信号SS0、SS1、SS2为独立扩展下载板上CPLD器件的第68、69、70脚，为数码管的位选扫描信号，分别接信号接线组DS1-8A（T）的SS0、SS1、SS2引线插孔（即在电源引线插孔组GND孔处）。 复位信号RESET为独立扩展下载板上CPLD器件的第71脚，应接“多功能复用按键F1-F12”信号接线组“F1_12(T)”的F9~F12的任意一个插孔。 小时设置信号SETHOUR为独立扩展下载板CPLD器件的第73脚，应接“多功能复用按键F1-F12”信号接线组“F1_12(T)”的F9~F12的任意一个插孔。 分钟设置信号SETMIN为独立扩展下载板上CPLD器件的第74脚，应接“多功能复用按键F1-F12”信号接线组“F1_12(T)”的F9~F12的任意一个插孔。 时钟信号CLK为独立扩展下载板上CPLD器件的183脚（即GCLK2），应接时钟信号接线组“CLOCK（T）”的“FRQ（21）”引线插孔。 数码管动态扫描信号CKDSP为独立扩展下载板上CPLD器件的79脚（即GCLK1），应接时钟信号接线组“CLOCK（T）”的“FRQ（11）”引线插孔。 参考源程序 library IEEE use IEEE.std_logic_1164.all use ieee.std_logic_unsigned.all use ieee.std_logic_arith.all entity xsecond is port ( clk: in STD_LOGIC clkset: in STD_LOGIC setmin: in STD_LOGIC reset: in STD_LOGIC secout: out STD_LOGIC_VECTOR (6 downto 0) enmin: out STD_LOGIC ) end xsecond architecture xsecond_arch of xsecond is signal sec : std_logic_vector(6 downto 0) signal emin : std_logic signal sec1 : std_logic begin -- ltltenter your statements heregtgt process(reset,sec,emin,setmin,clkset) begin if reset='0' then enminlt='0' secoutlt=\